世界初最小となる256Gbitの3Bitセルチップの開発に成功

東芝およびWestern Digitalは、64層積層プロセスを採用する3D NANDフラッシュ「BiCS FLASH」の開発に成功したことを発表した。

今回発表された64層プロセス「BiCS FLASH」では、従来の48層プロセスに比べて単位面積あたりのメモリ容量は約1.4倍に拡大。これにより、チップサイズの小型化が可能となり、ビットあたりのコスト削減ができるとしている。

当初リリースされるのは256Gbitモデルで、主要メーカーへのサンプル出荷がスタート。順調なら年内には初回出荷が開始され、本格的な量産は2017年上半期を目処に行われる予定。また今後は512Gbitモデルの製品化も計画されているという。

なお東芝では、今後も継続的に求められるメモリ大容量化や小型化など、多様な市場のニーズに応えられるよう、フラッシュメモリの3次元積層構造化の研究開発を進めていくとしている。

文： GDM編集部 池西 樹
株式会社 東芝： http://www.toshiba.co.jp/
Western Digital Corporation： http://www.wdc.com/